工作职责：

1. 负责全芯片/Chiplet 级 STA 时序收敛
2. 参与平面图设计和网表创建，以优化时序收敛
3. 数字partition和模拟IP时序收敛
4. 与逻辑设计和 DFT，APR工程师密切合作，定义和实施各种工作模式的约束
5. 开发STA Tool & Flow，整合CAD & STA架构methodology & flow的优化

任职资格：

1. 硕士及以上学历，微电子，电子信息工程等相关专业毕业
2. 熟悉数字芯片设计流程(RTL设计，设计验证，综合，物理实现)
3. 熟悉脚本开发 perl/python/tcl等，掌握CAD Tool 开发概念
4. 掌握timing signoff(Primetime)Tool， 时序优化，PPA的整合考量优化
5. 良好的团队协作，责任心，主动学习态度
6. 三年以上工作经验